Go to the documentation of this file. 35 #ifndef _SAME70_AFEC1_INSTANCE_ 36 #define _SAME70_AFEC1_INSTANCE_ 39 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) 40 #define REG_AFEC1_CR (0x40064000U) 41 #define REG_AFEC1_MR (0x40064004U) 42 #define REG_AFEC1_EMR (0x40064008U) 43 #define REG_AFEC1_SEQ1R (0x4006400CU) 44 #define REG_AFEC1_SEQ2R (0x40064010U) 45 #define REG_AFEC1_CHER (0x40064014U) 46 #define REG_AFEC1_CHDR (0x40064018U) 47 #define REG_AFEC1_CHSR (0x4006401CU) 48 #define REG_AFEC1_LCDR (0x40064020U) 49 #define REG_AFEC1_IER (0x40064024U) 50 #define REG_AFEC1_IDR (0x40064028U) 51 #define REG_AFEC1_IMR (0x4006402CU) 52 #define REG_AFEC1_ISR (0x40064030U) 53 #define REG_AFEC1_OVER (0x4006404CU) 54 #define REG_AFEC1_CWR (0x40064050U) 55 #define REG_AFEC1_CGR (0x40064054U) 56 #define REG_AFEC1_DIFFR (0x40064060U) 57 #define REG_AFEC1_CSELR (0x40064064U) 58 #define REG_AFEC1_CDR (0x40064068U) 59 #define REG_AFEC1_COCR (0x4006406CU) 60 #define REG_AFEC1_TEMPMR (0x40064070U) 61 #define REG_AFEC1_TEMPCWR (0x40064074U) 62 #define REG_AFEC1_ACR (0x40064094U) 63 #define REG_AFEC1_SHMR (0x400640A0U) 64 #define REG_AFEC1_COSR (0x400640D0U) 65 #define REG_AFEC1_CVR (0x400640D4U) 66 #define REG_AFEC1_CECR (0x400640D8U) 67 #define REG_AFEC1_WPMR (0x400640E4U) 68 #define REG_AFEC1_WPSR (0x400640E8U) 69 #define REG_AFEC1_VERSION (0x400640FCU) 71 #define REG_AFEC1_CR (*(__O uint32_t*)0x40064000U) 72 #define REG_AFEC1_MR (*(__IO uint32_t*)0x40064004U) 73 #define REG_AFEC1_EMR (*(__IO uint32_t*)0x40064008U) 74 #define REG_AFEC1_SEQ1R (*(__IO uint32_t*)0x4006400CU) 75 #define REG_AFEC1_SEQ2R (*(__IO uint32_t*)0x40064010U) 76 #define REG_AFEC1_CHER (*(__O uint32_t*)0x40064014U) 77 #define REG_AFEC1_CHDR (*(__O uint32_t*)0x40064018U) 78 #define REG_AFEC1_CHSR (*(__I uint32_t*)0x4006401CU) 79 #define REG_AFEC1_LCDR (*(__I uint32_t*)0x40064020U) 80 #define REG_AFEC1_IER (*(__O uint32_t*)0x40064024U) 81 #define REG_AFEC1_IDR (*(__O uint32_t*)0x40064028U) 82 #define REG_AFEC1_IMR (*(__I uint32_t*)0x4006402CU) 83 #define REG_AFEC1_ISR (*(__I uint32_t*)0x40064030U) 84 #define REG_AFEC1_OVER (*(__I uint32_t*)0x4006404CU) 85 #define REG_AFEC1_CWR (*(__IO uint32_t*)0x40064050U) 86 #define REG_AFEC1_CGR (*(__IO uint32_t*)0x40064054U) 87 #define REG_AFEC1_DIFFR (*(__IO uint32_t*)0x40064060U) 88 #define REG_AFEC1_CSELR (*(__IO uint32_t*)0x40064064U) 89 #define REG_AFEC1_CDR (*(__I uint32_t*)0x40064068U) 90 #define REG_AFEC1_COCR (*(__IO uint32_t*)0x4006406CU) 91 #define REG_AFEC1_TEMPMR (*(__IO uint32_t*)0x40064070U) 92 #define REG_AFEC1_TEMPCWR (*(__IO uint32_t*)0x40064074U) 93 #define REG_AFEC1_ACR (*(__IO uint32_t*)0x40064094U) 94 #define REG_AFEC1_SHMR (*(__IO uint32_t*)0x400640A0U) 95 #define REG_AFEC1_COSR (*(__IO uint32_t*)0x400640D0U) 96 #define REG_AFEC1_CVR (*(__IO uint32_t*)0x400640D4U) 97 #define REG_AFEC1_CECR (*(__IO uint32_t*)0x400640D8U) 98 #define REG_AFEC1_WPMR (*(__IO uint32_t*)0x400640E4U) 99 #define REG_AFEC1_WPSR (*(__I uint32_t*)0x400640E8U) 100 #define REG_AFEC1_VERSION (*(__I uint32_t*)0x400640FCU)