Go to the documentation of this file. 35 #ifndef _SAME70_AFEC0_INSTANCE_ 36 #define _SAME70_AFEC0_INSTANCE_ 39 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) 40 #define REG_AFEC0_CR (0x4003C000U) 41 #define REG_AFEC0_MR (0x4003C004U) 42 #define REG_AFEC0_EMR (0x4003C008U) 43 #define REG_AFEC0_SEQ1R (0x4003C00CU) 44 #define REG_AFEC0_SEQ2R (0x4003C010U) 45 #define REG_AFEC0_CHER (0x4003C014U) 46 #define REG_AFEC0_CHDR (0x4003C018U) 47 #define REG_AFEC0_CHSR (0x4003C01CU) 48 #define REG_AFEC0_LCDR (0x4003C020U) 49 #define REG_AFEC0_IER (0x4003C024U) 50 #define REG_AFEC0_IDR (0x4003C028U) 51 #define REG_AFEC0_IMR (0x4003C02CU) 52 #define REG_AFEC0_ISR (0x4003C030U) 53 #define REG_AFEC0_OVER (0x4003C04CU) 54 #define REG_AFEC0_CWR (0x4003C050U) 55 #define REG_AFEC0_CGR (0x4003C054U) 56 #define REG_AFEC0_DIFFR (0x4003C060U) 57 #define REG_AFEC0_CSELR (0x4003C064U) 58 #define REG_AFEC0_CDR (0x4003C068U) 59 #define REG_AFEC0_COCR (0x4003C06CU) 60 #define REG_AFEC0_TEMPMR (0x4003C070U) 61 #define REG_AFEC0_TEMPCWR (0x4003C074U) 62 #define REG_AFEC0_ACR (0x4003C094U) 63 #define REG_AFEC0_SHMR (0x4003C0A0U) 64 #define REG_AFEC0_COSR (0x4003C0D0U) 65 #define REG_AFEC0_CVR (0x4003C0D4U) 66 #define REG_AFEC0_CECR (0x4003C0D8U) 67 #define REG_AFEC0_WPMR (0x4003C0E4U) 68 #define REG_AFEC0_WPSR (0x4003C0E8U) 69 #define REG_AFEC0_VERSION (0x4003C0FCU) 71 #define REG_AFEC0_CR (*(__O uint32_t*)0x4003C000U) 72 #define REG_AFEC0_MR (*(__IO uint32_t*)0x4003C004U) 73 #define REG_AFEC0_EMR (*(__IO uint32_t*)0x4003C008U) 74 #define REG_AFEC0_SEQ1R (*(__IO uint32_t*)0x4003C00CU) 75 #define REG_AFEC0_SEQ2R (*(__IO uint32_t*)0x4003C010U) 76 #define REG_AFEC0_CHER (*(__O uint32_t*)0x4003C014U) 77 #define REG_AFEC0_CHDR (*(__O uint32_t*)0x4003C018U) 78 #define REG_AFEC0_CHSR (*(__I uint32_t*)0x4003C01CU) 79 #define REG_AFEC0_LCDR (*(__I uint32_t*)0x4003C020U) 80 #define REG_AFEC0_IER (*(__O uint32_t*)0x4003C024U) 81 #define REG_AFEC0_IDR (*(__O uint32_t*)0x4003C028U) 82 #define REG_AFEC0_IMR (*(__I uint32_t*)0x4003C02CU) 83 #define REG_AFEC0_ISR (*(__I uint32_t*)0x4003C030U) 84 #define REG_AFEC0_OVER (*(__I uint32_t*)0x4003C04CU) 85 #define REG_AFEC0_CWR (*(__IO uint32_t*)0x4003C050U) 86 #define REG_AFEC0_CGR (*(__IO uint32_t*)0x4003C054U) 87 #define REG_AFEC0_DIFFR (*(__IO uint32_t*)0x4003C060U) 88 #define REG_AFEC0_CSELR (*(__IO uint32_t*)0x4003C064U) 89 #define REG_AFEC0_CDR (*(__I uint32_t*)0x4003C068U) 90 #define REG_AFEC0_COCR (*(__IO uint32_t*)0x4003C06CU) 91 #define REG_AFEC0_TEMPMR (*(__IO uint32_t*)0x4003C070U) 92 #define REG_AFEC0_TEMPCWR (*(__IO uint32_t*)0x4003C074U) 93 #define REG_AFEC0_ACR (*(__IO uint32_t*)0x4003C094U) 94 #define REG_AFEC0_SHMR (*(__IO uint32_t*)0x4003C0A0U) 95 #define REG_AFEC0_COSR (*(__IO uint32_t*)0x4003C0D0U) 96 #define REG_AFEC0_CVR (*(__IO uint32_t*)0x4003C0D4U) 97 #define REG_AFEC0_CECR (*(__IO uint32_t*)0x4003C0D8U) 98 #define REG_AFEC0_WPMR (*(__IO uint32_t*)0x4003C0E4U) 99 #define REG_AFEC0_WPSR (*(__I uint32_t*)0x4003C0E8U) 100 #define REG_AFEC0_VERSION (*(__I uint32_t*)0x4003C0FCU)